Cadence 基于台积电N7和N6工艺发布56G LR PAM4 SerDes IP

6/04/2020，光纤在线讯，EDA软件领先厂商Cadence设计系统公司日前宣布可以基于台积电的N7和N6工艺提供56G长距离SerDes IP,支持诸如超算，云数据中心和光网络，5G移动网络等应用，也可以支持人工智能和机器学习领域的应用。

台积电方面表示，很高兴看到Cadence扩展其PAM4产品对56G的支持，并能够扩展到台积电的N7和N6工艺上来。通过将台积电先进的半导体工艺和Cadence领先的SerDes IP结合，可以更好帮助客户开发面向5G和超级数据中心应用的芯片产品。

Cadence的IP特点包括：
36-dB+ 插损基于Cadence的多速率 DSP技术 
工业温度范围，CPRI速率支持，每Lane PLL，很好适合5G需求
全面兼容IEEE标准 
基于固件控制自适应功率均衡优化设计的可编程的功率配置
基于可编程的基于DSP架构的数据恢复，支持给定距离和损耗噪声信道条件下数据恢复最佳的功率提供
扩展距离能力下改善的灵活性，支持用户采用低成本PCB来实现更好性能

Cadence公司表示，2019年他们在业界首次向市场推出基于台积电7nm技术工艺的112G-LR SerDes芯片设计方案，如今进一步扩展到可以支持PPA-优化的56G-LR来满足5G和AI/ML的市场需求。这种新的基于PAM4的56G-LR SerDes基于Cadence的经过验证的多速率DSP技术，势必加快100G和400G网络的部署。