Ayar Labs 推出全球首款用于人工智能扩展架构的 UCIe 光芯片，带宽达 8Tbps

4/08/2025，光纤在线讯，加利福尼亚州圣何塞市——光学 I/O 芯片企业 Ayar Labs 宣布推出业界首款符合通用芯片互连快速通道（UCIe?）规范的光互连芯粒（Chiplet）——TeraPHY?。这一物理层芯片由 16 波长 SuperNova?光源驱动，能够实现高达 8Tbps 的带宽，在提升 AI 基础设施性能与效率的同时，降低延迟和功耗。

技术亮点：UCIe 接口集成与高带宽能力
TeraPHY 芯粒集成了 UCIe 电气接口，确保了与不同供应商芯粒之间的互操作性，极大地简化了客户将光学 I/O 集成到定制 SoC 的过程，加速数据中心从传统电互连向光互连的转型，使得物理位置分散的 xPU 能够实现 “无缝” 通信。其采用的 16 波长 SuperNova 光源，通过波分复用技术，每个波长承载约 50Gbps 数据，芯片具备 10 个全双工光端口（每个端口 800Gbps），边缘带宽密度达到 200Gbps/mm，为 AI 训练和推理等大规模数据传输场景提供了充足的数据吞吐能力。

行业意义：突破传统互连瓶颈
在 AI、HPC 及数据中心领域，传统铜基电互连面临带宽瓶颈、功耗密度过高和长距离传输时延大等问题，严重限制了系统性能的进一步提升。例如，在连接超过 1.5 米距离和 72 个 GPU 的机架时，传统电互连技术性能瓶颈明显，单个 GPU 运行效率可达 80%，扩展至 64 个 GPU 时可能降至 50%，扩展至 256 个 GPU 时或仅为 30% 。TeraPHY 芯粒的出现，有效解决了这些难题。与传统 112Gbps/lane 电互连相比，其带宽提升了 5-10 倍，时延降低约 10 倍，能效方面每比特功耗低于 5pJ，功耗减少 4-8 倍，传输距离覆盖从芯片间的毫米级到机柜间的 2 公里范围，且光学方案无需 FEC，避免了纠错时延开销，高频下仍能维持信号完整性，显著提升了 AI 应用的计算效率和性能。

生态合作与行业认可
Ayar Labs 在光互连领域深耕多年，已与 GlobalFoundries、Applied Materials、台积电、英特尔和英伟达等主要厂商建立战略合作关系 。在 2025 年 3 月 30 日至 4 月 3 日于旧金山举办的光纤通信会议（OFC）上，Ayar Labs 在 2958 号展位展示了其 AI 光互连解决方案。同时，捷普（Jabil）在 5845 号展位展示了配备 64 个 Ayar Labs SuperNova 光源的共封装光学（CPO）外部激光源阵列模型，可实现高达每秒拍比特的双向带宽，彰显了光互连技术在数据中心系统级应用的潜力。

台积电北美业务管理副总裁 Lucas Tsai 表示：“共封装光学（CPO）芯粒将改变我们解决大规模 AI 计算中数据瓶颈的方式。UCIe 光芯片的推出将培育一个强大的生态系统，最终推动整个行业的广泛采用和持续创新。”GlobalFoundries 硅光子学产品线高级副总裁 Kevin Soukup 称：“随着行业向基于芯粒的系统分区方法过渡，用于芯粒间通信的 UCIe 接口正迅速成为事实上的标准，这一成就突显了硅光子学在高效数据传输及保持与芯粒标准兼容性方面的重要作用。”UCIe 联盟主席 Debendra Das Sharma 博士也指出：“UCIe 标准的进步标志着在创建更集成、高效的 AI 基础设施方面取得重大进展，通过促进供应商间互操作性和协作，为满足更高带宽和能效需求奠定基础 。”

Ayar Labs 的这款全球首款 UCIe 光互连芯粒的发布，是光互连技术发展的重要里程碑，有望重塑 AI 及数据中心领域的互连格局，推动行业进入高速、高效的数据传输新时代。

参考阅读：https://ayarlabs.com/news/ayar-labs-unveils-worlds-first-ucie-optical-chiplet-for-ai-scale-up-architectures/