Marvell公布首款2nmIP验证芯片 采用台积电N2制程

3/06/2025，光纤在线讯，美国当地时间2025 年 3 月 3 日，数据基础设施半导体解决方案的领导者 Marvell Technology展示了其首款用于下一代 AI 和云基础设施的 2nm 硅 IP。该芯片将采用台积电的 2nm 工艺生产，是 Marvell 平台的一部分，用于开发定制 XPU、交换机和其他技术，帮助云服务提供商提升其全球运营的性能、效率和经济潜力。

      Marvell表示，鉴于预计每年 45% 的 TAM（Total Addressable Market，总可用市场） 增长，预计到 2028 年，定制芯片将占加速计算芯片市场的 25% 左右。

积木式方法
      Marvell 平台战略以开发全面的半导体 IP 产品组合为中心，包括电气和光学串行器/解串器 （SerDes）、用于 2D 和 3D 设备的晶粒间互连、先进封装技术、硅光子学、定制高带宽存储器 （HBM） 计算架构、片上静态随机存取存储器 （SRAM）、片上系统 （SoC） 架构以及 PCIe Gen 7 等计算架构接口，这些都是开发的构建块定制 AI 加速器、CPU、光 DSP、高性能交换机和其他技术。

先进的技术领先
      自 2020 年推出业界领先的 5nm 数据基础设施硅平台以来，Marvell 一直走在将先进技术节点生产的产品推向市场的前沿。Marvell 于 2022 年宣布推出业界领先的 3nm 平台，并于 2023 年生产了第一款芯片，多款行业标准和定制芯片产品现已出货和开发中。

Marvell 首席开发官 Sandeep Bharathi 表示：“平台方法使我们能够在最新的工艺制造节点上加速开发市场领先的高速 SerDes 和其他关键技术，从而使 Marvell 及其客户能够加速 XPU 和其他加速基础设施技术的开发。我们与台积电的长期合作在帮助 Marvell 开发具有业界领先性能、晶体管密度和效率的复杂芯片解决方案方面发挥着关键作用。

Marvell 2nm 平台的新品
      此外，Marvell 还提供了 3D 同步双向 I/O，运行速度高达 6.4 Gbits/s，用于连接小芯片内部的垂直堆叠芯片。如今，连接晶片堆栈的 I/O 路径通常是单向的。转向双向 I/O 使设计人员能够将带宽增加多达 2 倍和/或将连接数量减少 50%。

     3D 同步双向 I/O 还将为芯片设计人员提供更大的设计灵活性。当今最先进的芯片超过了用于在硅上勾勒晶体管图案的掩模或光掩模的尺寸。为了增加晶体管数量，估计 30% 的高级节点处理器预计将基于小芯片设计，其中多个芯片组合到同一个封装中2.借助 3D 同步双向 I/O，设计人员将能够将更多芯片组合成越来越高的 2.5D、3D 和 3.5D 器件堆栈，这些器件提供比传统单片硅器件更多的功能，同时仍能像单个器件一样工作。

      台积电业务发展与全球销售高级副总裁兼副联席首席运营官张凯文博士表示：“台积电很高兴与Marvell合作开发其2纳米平台并交付其首款芯片。我们期待与 Marvell 继续合作，利用台积电一流的硅技术工艺和封装技术，为 AI 时代加速基础设施。”

来源：芯智讯