台积电宣布45亿美元新投资，聚焦7nm扩产，特殊工艺和先进封装
发布时间：2018-08-15 09:19:05 热度：2261
8/15/2018，台积电昨日举行董事会，核准资本预算45亿美元，据透露，这项投资将主要用于兴建厂房；建置、扩充及升级先进制程产能；转换逻辑制程产能为特殊制程产能；转换成熟制程产能为特殊制程产能；扩充及升级特殊制程产能；扩充先进封装制程产能和2018年第四季研发资本预算与经常性资本预算。
首先在先进制程方面，据半导体行业观察了解，台积电将会投在南科18厂新厂扩建、还有7nm先进制程扩充和升级。
台积电是业界7nm进展最快的厂商，在六月举办的技术研讨会上，台积电CEO魏哲家表示，该公司的7nm制程芯片已经开始量产。按照魏哲家的说法7nm的量产将使台积电12寸晶圆的总产能达到120万片，比2017年的105万片提升9%。他表示，到2018年底将有超过50个产品完成设计定案（Tape out）。其中，AI芯片、GPU和矿机芯片占了大部分的产能，其次是5G和应用处理器（AP）。
这次加码，相信是台积电看到了这个市场更多的空间，或者说是看到了来自三星追赶的压力？
而在逻辑制程转换为特殊制程方面，这可能是台积电看到了目前全球逻辑制程竞争态势，寻找另一个更新的成长空间？
去年的报道指出，台积电内部秘组一支物联网超级舰队，从既有的特殊制程技术、研发、策略发展业务等部门严选菁英，由共同执行长魏哲家亲自领军。更针对物联网提出Ultra-LowPowerPlatform（ULP）平台的概念，密集与大客户高通（Qualcomm）等商讨标准规范，锁定物联网为台湾半导体产业带来的新台币一兆元商机。
据透露，台积电针对物联网推广了从0.35/0.25/0.18微米到90/65/50/40纳米的RF制程、嵌入式快闪存储器ddedFlash制程等，加速把各阶段的制程技术要补齐。寻找广阔的成长空间。
至于先进封装方面，台积电之前凭借Fanout工艺，在苹果A系列芯片上吃了甜头，他们在上面也布局不少。
其实台积电的第一个先进产品，叫做「CoWoS」（Chip on Wafer on Substrate）。意思是将逻辑芯片和DRAM放在硅中介层（interposer）上面，然后封装在基板上。
据EEtimes介绍，台积电从明年初开始，CoWoS技术将提供具备倍缩光罩(reticle)两倍尺寸的硅中介层选项，以因应该领域的需求；而具备130微米凸块间距的版本则将在今年通过品质认证。InFO技术则会有四种衍生技术，其中记忆体基板应用的InFO-MS，将在1x倍缩光罩的基板上封装SoC与HBM，具备2x2微米的重分布层(redistribution layer)，将在9月通过验证。
InFO-oS则拥有与DRAM更匹配的背向RDL间距，而且已经准备就绪；一种名为MUST的多堆叠选项，将1~2颗芯片放在另一颗比较大的芯片顶部，然后以位于堆叠底部的硅中介层来连结。最后还有一种InFO-AIP就是封装天线(antenna-in-package)技术，号称外观尺寸可缩小10%，天线增益则提高40%，锁定5G基频芯片的前端模组应用等设计。
不只如此，台积电还发表两种全新的封装技术选项。其中在4月底问世的WoW (wafer-on-wafer)封装直接以打线堆叠三颗裸晶，不过使用者还需要确定其EDA流程是否支援这种打线(bonding)技术；该技术还将在6月推出支援EMI的版本。
最后台积电还大略描述了一种被称为「整合芯片系统」(system-on-integrated-chips，SoICs)的技术，采用10奈米以下的互连来连结两颗裸晶，但技术细节还要到明年才会透露；该技术锁定的应用从行动通讯到高性能运算，而且能连结采用不同制程节点生产的裸晶，看来是某种形式的系统级封装(SiP)。
台积电同时也宣布，将聘美国史丹佛大学电机工程系教授黄汉森担任副总经理，担任技术研究组织主管。
黄汉森拥有美国理海大学（Lehigh University）电机工程博士学位，在加入台积前，在斯坦福大学担任电机工程系终身职教授多年。另外，他在IBM半导体部门也有16年的工作经验。
业界人士指出，黄汉森擅长新型态的记忆体技术研发，由于现阶段嵌入式快闪记忆体eFlash制程技术面临瓶颈，黄汉森应可带领台积电朝向新一代的嵌入式非挥发性记忆体技术前进，包括嵌入式磁阻式随机存取记忆体eMRAM技术，或是嵌入式电阻式记忆体eRRAM技术等。
首先在先进制程方面，据半导体行业观察了解，台积电将会投在南科18厂新厂扩建、还有7nm先进制程扩充和升级。
台积电是业界7nm进展最快的厂商，在六月举办的技术研讨会上，台积电CEO魏哲家表示，该公司的7nm制程芯片已经开始量产。按照魏哲家的说法7nm的量产将使台积电12寸晶圆的总产能达到120万片，比2017年的105万片提升9%。他表示，到2018年底将有超过50个产品完成设计定案（Tape out）。其中，AI芯片、GPU和矿机芯片占了大部分的产能，其次是5G和应用处理器（AP）。
这次加码，相信是台积电看到了这个市场更多的空间，或者说是看到了来自三星追赶的压力？
而在逻辑制程转换为特殊制程方面，这可能是台积电看到了目前全球逻辑制程竞争态势，寻找另一个更新的成长空间？
去年的报道指出，台积电内部秘组一支物联网超级舰队，从既有的特殊制程技术、研发、策略发展业务等部门严选菁英，由共同执行长魏哲家亲自领军。更针对物联网提出Ultra-LowPowerPlatform（ULP）平台的概念，密集与大客户高通（Qualcomm）等商讨标准规范，锁定物联网为台湾半导体产业带来的新台币一兆元商机。
据透露，台积电针对物联网推广了从0.35/0.25/0.18微米到90/65/50/40纳米的RF制程、嵌入式快闪存储器ddedFlash制程等，加速把各阶段的制程技术要补齐。寻找广阔的成长空间。
至于先进封装方面，台积电之前凭借Fanout工艺，在苹果A系列芯片上吃了甜头，他们在上面也布局不少。
其实台积电的第一个先进产品，叫做「CoWoS」（Chip on Wafer on Substrate）。意思是将逻辑芯片和DRAM放在硅中介层（interposer）上面，然后封装在基板上。
据EEtimes介绍，台积电从明年初开始，CoWoS技术将提供具备倍缩光罩(reticle)两倍尺寸的硅中介层选项，以因应该领域的需求；而具备130微米凸块间距的版本则将在今年通过品质认证。InFO技术则会有四种衍生技术，其中记忆体基板应用的InFO-MS，将在1x倍缩光罩的基板上封装SoC与HBM，具备2x2微米的重分布层(redistribution layer)，将在9月通过验证。
InFO-oS则拥有与DRAM更匹配的背向RDL间距，而且已经准备就绪；一种名为MUST的多堆叠选项，将1~2颗芯片放在另一颗比较大的芯片顶部，然后以位于堆叠底部的硅中介层来连结。最后还有一种InFO-AIP就是封装天线(antenna-in-package)技术，号称外观尺寸可缩小10%，天线增益则提高40%，锁定5G基频芯片的前端模组应用等设计。
不只如此，台积电还发表两种全新的封装技术选项。其中在4月底问世的WoW (wafer-on-wafer)封装直接以打线堆叠三颗裸晶，不过使用者还需要确定其EDA流程是否支援这种打线(bonding)技术；该技术还将在6月推出支援EMI的版本。
最后台积电还大略描述了一种被称为「整合芯片系统」(system-on-integrated-chips，SoICs)的技术，采用10奈米以下的互连来连结两颗裸晶，但技术细节还要到明年才会透露；该技术锁定的应用从行动通讯到高性能运算，而且能连结采用不同制程节点生产的裸晶，看来是某种形式的系统级封装(SiP)。
台积电同时也宣布，将聘美国史丹佛大学电机工程系教授黄汉森担任副总经理，担任技术研究组织主管。
黄汉森拥有美国理海大学（Lehigh University）电机工程博士学位，在加入台积前，在斯坦福大学担任电机工程系终身职教授多年。另外，他在IBM半导体部门也有16年的工作经验。
业界人士指出，黄汉森擅长新型态的记忆体技术研发，由于现阶段嵌入式快闪记忆体eFlash制程技术面临瓶颈，黄汉森应可带领台积电朝向新一代的嵌入式非挥发性记忆体技术前进，包括嵌入式磁阻式随机存取记忆体eMRAM技术，或是嵌入式电阻式记忆体eRRAM技术等。
