为何台积电要推动3Dblox设计标准？半导体产业进入SysMoore时代

7/11/2024，光纤在线讯，近年来，半导体产业正经历一场重大变革。从NVIDIA Blackwell、AMD MI300到Tesla Dojo等最新芯片设计中，我们可以看到一个明显趋势：通过堆叠不同类型的芯片来构建计算系统。这标志着半导体行业已进入下一个发展阶段。本文将基于台积电前董事长刘德音在IEEE Spectrum上发表的文章以及台积电3Dblox的介绍，探讨3D IC的未来发展趋势。

      
半导体产业的新趋势
1. AI模型持续增大，半导体产业需要进入下一阶段以满足算力需求。
2. 从集成电路向小芯片系统集成发展成为未来趋势。
3. GPU将突破1万亿个晶体管。
4. 开发能耗优化的GPU成为重要方向。
5. 3D IC设计即将迎来Mead-Conway时刻，能够设计比现在更大规模的IC系统。

      
     这些趋势表明，未来芯片系统的晶体管数量将达到一个全新的量级，远超过传统"超大规模集成电路"的范畴。因此，设计超过1万亿晶体管的GPU需要全新的方法来设计更大规模的3D IC。

      
摩尔定律的延伸：从晶体管微缩到芯片系统堆叠
     半导体产业正经历一个重大转折点。过去主要通过晶体管微缩来提升算力，现在则转向不断堆叠芯片来提高性能。这一转变源于晶体管微缩速度已经跟不上算力需求，而先进封装、并行计算、光通信等技术的持续发展为新的解决方案提供了可能。

     在可预见的未来几年，芯片系统堆叠将成为半导体产业发展的重点方向之一。

台积电的3Dblox
     面对即将到来的1万亿晶体管GPU时代，传统的VLSI设计工具已无法满足需求。我们需要扩展设计工具，以支持下一代更大规模芯片系统的设计。这正是台积电提出3Dblox语言标准的原因。

      
     随着越来越多的芯片采用Chiplet概念设计，需要考虑许多超出单一芯片范畴的因素，如线路定义、散热可行性、不同芯片间的衔接等。在先进封装UCIe标准持续发展的同时，IC设计工程师也需要一套新的工具和语言来进行3D IC设计。

     在Chiplet技术标准（如UCIe）和开放性经济商业模式持续讨论的背景下，台积电的3Dblox及其EDA生态系统将成为IC设计工程师不可或缺的工具。

      
Chiplet经济正在成形
     从最近发布的各种芯片来看，Chiplet几乎已成为未来芯片设计不可或缺的方式。产业链上的大多数公司都在思考如何加入这种协作系统。因此，业界普遍希望建立一个标准，促进更好的合作，扩大市场规模。

     UCIe标准的形成代表了这一趋势，旨在通过标准化让不同芯片供应商能够相互合作，创造更大的价值。UCIe标准的形成、3Dblox语言和工具的发展、EDA生态系统的完善，都表明Chiplet经济正在形成并持续壮大。

半导体产业变革加速：SysMoore / Chiplet时代的快速发展
     半导体产业正从Moore's Law时代转变为"SysMoore"时代。这并不意味着Moore's Law失效或终结，而是代表半导体产业的发展将结合Moore's Law和系统设计，更加强调系统集成和优化。

     从Chiplet的使用趋势可以看出这一变化。预计到2026年，Chiplet在先进芯片设计中的应用比例有望超过10%。这将导致半导体产业结构发生重大转变。

      
      
      
      
NVIDIA的Blackwell Chiplet设计
     NVIDIA的Blackwell B200芯片没有采用下一代制程节点，而是使用GPU Chiplet来提升算力。这标志着几乎所有大厂都将先进封装视为推进先进制程的替代方案。

     B200芯片通过使用Chiplet技术，实现了比H100多出两倍以上的晶体管数量。这一步骤象征着在硬件层面，Chiplet已成为与先进制程节点并驾齐驱的算力提升方式，而不仅仅是先进制程的附属技术。

      
总结
     半导体产业正从Transistor Scaling向System Scaling转变。Chiplet设计的发展，结合硬件方面的先进封装、设计层面的架构优化和软件层面的优化，正在将System Scaling的概念付诸实践。这代表着半导体产业已经进入了一个新的发展阶段，我们可以期待未来会有更多创新和突破性的发展。

文章来源：逍遥科技
参考数据：https://www.redef.tech/