PCIe 7.0 正式定稿，2025 年下半年发布

3/24/2025，光纤在线讯，PCIe自诞生以来历经多次迭代升级，现已成为CPU、GPU、FPGA、SSD等计算设备间不可或缺的互连桥梁。PCIe 7.0标准更是将数据传输速率提升至令人惊叹的32 GB/s（每通道），日前PCI-SIG发布了PCI Express 7.0规范的0.9版本。不出意外，正式版本SPEC规范也将在2025年内发布，比之前预计的2027年要提前很多。 PCIe 7.0将把每个引脚的数据传输速度提高到128 GT/s，大幅提高PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。这意味着在考虑编码开销之前，一个16通道（x16）连接可以支持512GB/s的双向带宽。为了提高数据传输率和带宽，PCIe Gen7接口将使用四级脉冲振幅调制（PAM4）信令、1b/1b flit模式编码和前向纠错（FEC），这些都是该标准从PCIe Gen6继承的功能。尽管PCIe 7.0规范的最终版本预期将在2025年内面世，但由于研发、测试及制造过程中遇到的各种障碍，实际产品可能需要更长时间才能广泛普及。

PCIE7.0关键特性指标汇总
1.带宽翻倍：
PCIe 7.0旨在将PCIe 6.0的传输速率（64 GT/s）提升一倍至128 GT/s的原始比特率，并通过x16配置提供高达512 GB/s的双向传输速度。这代表了数据吞吐量的一次重大飞跃，对于需要处理大量数据的应用至关重要。
2.采用PAM4信号技术：
继续使用并优化自PCIe 6.0引入的Pulse Amplitude Modulation with 4 levels (PAM4)信号技术，该技术允许每个时钟周期编码两个数据位，从而有效地提高了数据传输效率。
3.关注通道参数和可达性：
在设计中注重物理层的通道性能，确保信号在更长距离上的完整性，这对于数据中心内部的互联尤其重要。
4.持续提供低延迟和高可靠性：
确保数据传输不仅速度快，而且延迟极低、可靠性极高，这对实时应用如人工智能/机器学习(AI/ML)和云计算等非常重要。
5.提高能效：
随着设备性能的增强，能效问题变得越来越关键。PCIe 7.0致力于减少能源消耗，使数据中心和其他高性能计算环境更加环保和经济。
6.保持向后兼容性：
尽管引入了许多新技术，但PCIe 7.0仍然支持所有先前版本的PCIe技术，这意味着现有硬件投资可以得到保护，同时也能平滑过渡到新一代标准。
      

PCIE7.0的发布对高速铜缆的影响分析
数据中心内部以及不同数据中心之间的高速数据传输需求急剧增长。AI应用如深度学习、机器学习等需要处理海量数据，且对实时性和带宽有着极高的要求。传统的铜线介质的PCIe（Peripheral Component Interconnect Express）总线，在传输距离、带宽扩展以及信号完整性方面存在物理限制，难以满足大规模数据中心之间长距离、高带宽的数据传输需求。PCIe 7.0的定稿既凸显了铜缆在高频传输中的局限性，也推动了过渡方案与光学技术的并行发展。短期内，铜缆通过工程优化和过渡标准维持应用；长期来看，光互联将成为突破带宽瓶颈的关键，尤其在数据密集型领域。这一技术迭代反映了PCI-SIG在平衡性能需求与物理限制中的战略布局。

1. 高频信号下的铜缆物理瓶颈加剧
PCIe 7.0的传输速率达到128 GT/s，x16双向带宽达512 GB/s，相比PCIe 6.0再次翻倍。为实现这一目标，其物理层总线频率需提升至约30GHz，这对传统铜缆的电气性能提出了更高要求。  铜缆在高频下信号衰减严重，长距离传输时易受电磁干扰，导致数据完整性下降。尽管PCIe 7.0沿用了PAM4调制和FLIT编码技术以优化信号效率，但铜缆的物理限制仍难以完全规避。  为缓解高频损耗，可能需要更厚的印刷电路板（PCB）、低损耗材料或重定时器（Retimer）技术，但这些方案会增加成本和设计复杂度。

2. 过渡性铜缆标准的开发与应用
尽管铜缆面临瓶颈，短期内仍需依赖其作为过渡方案，过程中AEC和ACC将更有竞争优势；AEC有源电缆，通过在电缆两端加入CDR（时钟数据恢复）和Retimer芯片架构，不仅放大和均衡传输信号，还重塑信号，从而延长传输距离。适用于需要长距离、低功耗和紧凑设计的应用场景。AEC在服务器端口速率提升的背景下，其应用场景从主要用于跨机柜互联，拓展到机柜到架顶交换机这一层互联，成为光模块的部分替代方案。它能够在一定程度上解决随着速率提高，铜缆传输距离缩短的问题，通过芯片和自身技术延长传输距离，满足服务器间互联需求。例如，在未来芯片和芯片互联速率不断升级时，AEC将发挥重要作用，直接影响整个系统的推理和训练效率。
PCI-SIG推出了支持PCIe 5.0（32 GT/s）和6.0（64 GT/s）的铜缆标准，允许1米内高速连接，外部延长线可达2米。该标准旨在缓解PCB走线的覆盖范围限制，但无法满足PCIe 7.0的更高需求。  消费级硬件（如显卡、SSD）对PCIe 7.0的需求较低，预计未来3-5年内主流仍为PCIe 5.0/6.0，铜缆仍为消费端的主要选择。

 3. 长期转型：光学连接的必然性
PCIe 7.0的带宽需求加速了光学互联的探索：  
光互联的优势：光纤传输具有低延迟、高带宽、抗干扰和长距离覆盖等特性，尤其适合数据中心、AI/ML、超算等场景。光信号在30GHz以上频段表现更稳定，功耗也更低。  
PCI-SIG光学工作组：2023年成立的该工作组致力于制定光互联标准，支持多种光学技术，未来可能推出兼容PCIe架构的光纤连接器外形。此举标志着铜缆在高端领域的逐步边缘化。  
兼容性过渡：初期光互联可能作为铜缆的补充（如外部高速连接），但长期或取代传统CEM连接器，成为PCIe 8.0及以后的核心方案。

4. 铜缆在PCIe7.0以后的未来定位
短距离与成本敏感场景：在短距离（如主板内部）和消费级市场，铜缆凭借成熟产业链和低成本仍具优势。  
专业领域的逐步退出：数据中心、AI集群等场景对带宽和延迟要求极高，铜缆将难以满足需求，预计2028年后光互联产品逐步普及。


【PCIe标准发展历程科普】

PCIE3.0
最早第一代PCIe 1.0标准于2003年推出，支持每通道2.5GT/S的传输速率和每通道250MB/S的数据速率，随着技术的进步，2007年初推出第二代的PCIe,其每通道传输速度为5 GT/s，吞吐量（带宽）也增加了一倍，达到每通道500MB/s,，但由于8b/10b编码方案的开销占比为20%，因此单lane的传输带宽为4 Gb/s。PCIe 3.0及以后的版本使用更高效的128b/130b编码，将开销占比降低到了1.5%。通过减少开销占比，PCIe3.0的单lane传输带宽相比PCIe2.0翻倍，达到8 Gb/s，同时保持了与PCle 2.0版本软件和机械接口的兼容性。由于完全向下兼容，PCIe 3.0为客户端和服务器配置提供了与PCIe 2.0相同的拓扑结构。PCIe 1. x和2. x卡可以无缝地插入支持PCIe 3.0的插槽中，反之亦然，支持这些配置以协商的最高性能水平运行。PCIe 3.0规范包含了Base和CEM（卡机电）规范，其中基本规范里的电气部分定义了集成电路(IC)级的电气性能，并支持8 GT/s信令。眼图（Eye Diagram）是一种通信领域中常用的时域分析工具，它可以用来评估数字通信系统中的信号完整性和传输质量（因为示波器显示的图形很像人的眼睛，因此被称为“眼图”）。由于PCIe的传输速率随着标准的迭代而增加，信号质量也会受到影响。如下图中的眼图闭合所示，通道长度越长信号质量也会越低，随着速度和信道距离的增加，物理层的验证测试更具挑战性。PCIe 3.0中8 GT/s的速度严重降低了接收器的信号，这将在示波器上以眼图闭合的形式出现（不均衡）。为了实现准确的通信，发送端和接收端需要就构成1和0的电平达成均衡，并采用诸如均衡和去加重等技术，使接收端清晰地看到数据。
PCIe 3.0标准增加了接收器均衡和发送器去加重点，这对于能否实现8 GT/s及以上的速率至关重要。均衡可以在发送器、接收器或同时在两者中。PCIe 1.x和PCIe 2.x指定了一种简单的均衡形式，称为发送器去加重。去加重减少了接收器接收到的低频能量，均衡则降低了高频时更大的信道损耗影响。接收器均衡的实现需要各种类型的算法，最常见的两种是线性反馈和决策反馈(DFE)。发送器去加重均衡发生在发送器，而DFE预加重发生在接收器。接收器均衡也可以包括与DFE相结合的连续时间线性均衡（CTLE）。为了提高发送端和接收端之间的传输距离，PCIe 3.0引入了一个主动均衡适应过程，接收器可以调整发送器的前置尖头信号和去加重，以实现最适合自己的特定传输线的均衡性能。该性能需要全新的物理层测试，即接收器和发送器的链路均衡测试。链路均衡接收器测试的目的是检查接收器是否可以在最坏的应力条件下调整其链路的发送器均衡，而链路均衡发送器测试的目的是检查发送器是否按照链路的接收器的请求在物理上和逻辑上执行更改。
      

PCIE4.0
PCIe 4.0标准在PCIe 3.0上线7年后于2017年推出。与前一代相比，PCIe 4.0将传输速率从8 Gb/s提高至16 Gb/s，并与前几代技术从软件到时钟架构再到机械接口充分兼容。从协议和编码的角度来看，PCIe 4.0与PCIe 3.0有许多共同点，包括128/130位编码。乍一看，PCIe 4.0与PCIe 3.0的共同点相较PCIe 3.0与PCIe 2.0的共同点更多。但是，当提高设备速度时，会自动通过相同的通道发送更高的频率。电信号传输过程中链路中的电阻会导致插入损耗或衰减，并随着频率的提高而增加。在16 GT/s时，PCIe 4.0信号在典型的FR4通道(最常见的印刷电路板材料)中衰减显著。因此，为确保PCIe 4.0设计的信号完整性需要额外的测试，原因是16GT/s（PCIe 4.0）的信号损失比8 GT/s（PCIe 3.0）的信号损失要大得多。PCIe 4.0在规范中增加了计时器部分以扩展通道的范围，并特别增加了系统的复杂性测试。即使测试复杂度增加，8 GT/s的PCIe 3.0测试次数也高于16 GT/s的PCIe 4.0测试次数。这是因为PCIe 3.0需要测试三种不同的通道场景：即短、中、长，而PCIe 4.0仅测试长通道场景即可。与PCIe 3.0一样，PCIe 4.0有时也被称为“闭眼”规范。这意味着即使你有一个完美的发送器，以及一个基本零抖动的发送器，当你把发送器连接到一个频道时，符号间的干扰会迫使“眼睛”闭上。能否成功传输PCIe 4.0信号，取决于接收器的均衡策略能否将“眼睛”打开。当支持16 GT/s的PCIe 4.0设备链接到另一个支持16 GT/s的PCIe 4.0设备时，链路均衡有两个步骤。首先，以8 GT/s的速度建立链接，如果成功，链路均衡过程将再重复一次，以达到16 GT/s的速率。对于PCIe 4.0，设计人员应该评估其系统的性能变化耐受度。了解性能变化是必不可少的，因为信号性能因卡而异。这些差异会导致信道损耗、串扰和信道不连贯的增加，从而导致更多的系统噪声、抖动性能的恶化和信号闭眼。

PCIE5.0
自从PCIe4.0以后，PCIe的迭代速度明显提速，PCIe4.0的市场还没有焐热，PCI-SIG于2019年5月发布了PCIe 5.0规范，将传输速率提高一倍，达到32 GT/s，同时保持低功耗和与前几代的向后兼容性。PCIe 5.0承诺通过x16配置达到128 GB/s的吞吐量，在数据中心可实现400GE的速度。 PCIe 5.0和400GE的速度共同支持人工智能（AI）、机器学习、游戏、视觉计算、存储和网络等应用。这些进步使5G、云计算和超大规模数据中心的创新得以推动。PCIe 5.0标准是在4.0的基础上做了一个相对简单的扩展。它采用与PCIe 4.0相同的Tx和Rx测试方法，以及类似用于校准接收器应力抖动测试的“眼睛”宽度和高度的方法。新标准进一步降低了延迟，并兼容了长距离应用的信号损失。PCIe 5.0使用128b/130b编码方案，该方案在PCIe 3.0和兼容的CEM连接器中首次亮相。PCIe 5.0中的新功能是均衡旁路模式，能实现从2.5 GT/s直接到32 GT/s的训练，可加快链路初始化速度，这有助于在发送器、信道和接收器条件的系统（如嵌入式系统）中减少链路启动时间，为32 GT/s的链路均衡测试提供了一条新的训练路径。一般来说，除了需要实现速度提升，或者实现电气更改以提高信号完整性和连接器的机械强度之外，规格变化很小。

PCIE6.0
PCI-SIG于2022年1月发布了PCIe 6.0规范。PCIe 6.0技术是第一个使用脉冲幅度调制4级（PAM4）信号编码的PCI Express标准，使PCIe 6.0设备在保持相同信道带宽的情况下能实现PCIe 5.0设备两倍的吞吐量。PCIe 6.0技术最高可达64 GT/s，同时保持低功耗和向后兼容。PCIe 6.0承诺通过x16配置达到256GB/s的吞吐量，在数据中心实现800GE速度。PCIe 6.0和800GE的速度共同支持AI、机器学习、游戏、视觉计算、存储和网络等应用，以推动5G、云计算、超大规模数据中心等领域的发展。PCIe 6.0采用高阶调制格式PAM4信号，是对PCIe 5.0技术的重大升级。但是，它对Tx和Rx测试使用了相同的高级方法，同时添加了一些特定于PAM4的新发射器测量编码。与前几代类似，PCIe 6.0设备采用64 GT/s操作的发送器和接收器均衡，并要求前向纠错（FEC）。除了这些电气变化之外，PCIe 6.0还引入了流量控制单元(FLIT)编码。与物理层的PAM4不同，FLIT编码用于逻辑层，将数据分解为固定大小的数据包。PCIe 6.0以FLIT为单位进行事务传输，每个FLIT有256 B数据（1 FLIT=236B TLP+6B DLP+8B CRC+6B FEC=256B），每B数据占用4 UI。此外，FLIT编码还消除了以前PCIe规范的128B/130B编码和DLLP（数据链路层数据包）开销，从而显著提高了TLP（事务层数据包）效率。虽然PCIe 6.0更具优势，并且已经提出一年有余，但在PCIe 5.0还没有完全普及的当下，PCIe 6.0何时才能走进用户，有着诸多的不确定因素。目前来看，高性能和吞吐量的应用程序更需要PCIe 6.0，例如包括用于AI工作负载的图形处理单元、高吞吐量网络应用程序和Compute Express Link (CXL)技术，成为异构计算架构下数据交互的高速公路。PCIe 6.0接口在保持对前几代产品的向后兼容性的同时，将传输速率提高了一倍，达到64 GT/s，在相同的最大16通道下提供256 GB/s的吞吐量.

PCIE7.0
标准组织PCI SIG宣布PCIe 7.0 ver0.9版本，并前瞻了核心参数。和这几代的变化类似，PCIe 7.0在PCIe 6.0的基础上再次实现带宽翻翻，达到128GT/s，x16通道双向可以达到512GB/s。即便是SSD常走的x2/x4通道，理论峰值速度也分别提高到64GB/s和128GB/s，想象空间无限大。细节方面，PCIe 7.0和6.0一样，采用全新的PAM4调制，1b/1b编码。值得一提的是，PCIe 7.0依然保持了向下兼容。PCI SIG组织称，接下来的草案中会着重优化信道参数，并提高能效水平。按计划，PCIe 7.0标准正本会在2025年完工，外界认为全面普及恐怕要到2028年左右了。值得一提的是，PCIe 3.0到4.0的更新间隔长达6年，而从4.0之后，PCI-SIG组织基本保持了每两年一次的迭代速..

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